能够使用“IP 集成器与标准接口”介绍的高生产力集成功能
即便您较初只考虑一个设计，基于平台的方法让您能够在初始设计实现后轻松地创建衍生设计。
关于 shell 开发开发和验证的更详细说明请参见* 3 章"shell 开发"。
IP 设计
IP 开发流程的主要特性是它只包含能够区分产品与 shell 的 IP。
该设计 IP 非标准 IP，需要开发。大部分开发工作用于运行仿真，以验证设计能否提供正确的功能。通过排除不会给处于
开发中的新功能造成影响的标准块，能较大程度地降低这一工作量和缩短仿真运行时间。这些标准块应处于 shell 内。
下图展示了一个将设计 IP 添加到 shell 设计的完整系统演示。完成后的系统的关键特性之一在于它可以包含不同来源开
发的 IP，例如：
• 使用 Vivado HLS 由 C/C++ 生成的 IP
• 使用 System Generator 生成的 IP
• 使用 RTL 生成的 IP
• 赛灵思 IP
• 第三方 IP
在高生产力设计方法中，较显著的优势之一来自于 C 语言仿真的验证速度。从设计创建的角度来看，通过在开发过程
中集中仿真 C 语言块能够带来明显的生产力改善。
• 高速 C 语言仿真便于设计人员迅速开发和验证准确的解决方案。
• 同时仿真多个 C 语言块有助于彼此验证各自的输出。
• 如果把多个 C 语言 IP 结合到一个 C 语言仿真中能够产生更明显的总体生产力优势。
图 2-2 **表现了您在使用 C 语言 IP 时可能遇到的两难局面。块 U1、 U2 和 U3 是都属于 C 语言 IP，它们可以被组合
到单个**层 U123 中。与此类似，块 U6 和 U7 是可以组合到单个 IP 块 U67 中的 C 语言 IP。您可以选择下列两种方法
之一：
X-Ref Target - Figure 2-2
图 2-2：系统设计示例
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AR# 71692
Vivado - route_design fails to route GT REFCLK connections



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描述
解决方案
描述


My design which uses several Gigabit Transceivers receives the below Warnings during 'route_design':


Unroutable connection Types:
----------------------------
Checking all reachable nodes within 5 hops of driver and load


Unroute Type 1 : Site pin does not reach interconnect fabric


Type 1 : GTHE3_COMMON.MGTREFCLK0->0_REFCLKOUT0
-----Num Open nets: 2
-----Representative Net: Net[176] refclk_buf_0/CLK_A_SERDES
-----GTHE3_COMMON_X0Y0/MGTREFCLK0 -> GTHE3_COMMON_X0Y1/COM0_REFCLKOUT0
-----Driver Term: refclk_buf_0/IBUFDS_GTE3_CLK_A_P/gthe3_common_gen.GTHE3_COMMON_PRIM_INST/GTREFCLK00
Driver Pin does not reach Interconnect fabric within 5 hops.
Load Pin does not reach Interconnect fabric within 5 hops
...
...
Phase 8 Verifying routed nets
CRITICAL WARNING: [Route 35-54] Net: refclk_buf_0/CLK_A_SERDES is not completely routed.
Resolution: Run report_route_status for more information.
CRITICAL WARNING: [Route 35-54] Net: refclk_buf_1/CLK_B_SERDES is not completely routed.
Resolution: Run report_route_status for more information.
CRITICAL WARNING: [Route 35-54] Net: refclk_buf_0/CLK_C_SERDES is not completely routed.
Resolution: Run report_route_status for more information.
CRITICAL WARNING: [Route 35-54] Net: refclk_buf_1/CLK_D_SERDES is not completely routed.
Resolution: Run report_route_status for more information.
CRITICAL WARNING: [Route 35-7] Design has 8 unroutable pins, potentially caused by placement issues.


CRITICAL WARNING: [Route 35-1] Design is not completely routed. There are 4 nets that are not completely routed.



How can this be avoided?


解决方案


Vivado will attempt to use intelligent pin swapping to correctly map Transceiver input pins.


However, a limitation exists where pin swapping cannot be performed when the IBUFDS_GTE* and GT_COMMON cells are placed in adjacent clock regions.


To resolve the issue, make sure that either the correct Transceiver REFCLK pins are connected to, or that the IBUFDS_GTE* and GT_COMMON cells are constrained to the same clock region to allow for the pin swapping.

对新设计方法的需求
在当今日益复杂的电子产品中使用的先进设计正在挑战器件密度、性能和功耗的极限，同时也使设计团队面临挑战，
要求他们必须在限定的预算内按时完成设计目标，获得机会窗口。
解决这些设计挑战的高效方法是把更多时间用于较高层次的描述，从而获得较快的验证时间和较大的生产力提升。
对新设计方法的需求在下图中得到充分体现。每个区域的面积代表设计流程中每个阶段的开发工作量的比例。
• 对传统 RTL 方法而言，大部分工作耗费在细节的实施工作上。
• 在高层次生产力设计方法中，大部分工作用于设计和验证您是否构建了正确的系统。
传统方法
传统设计开发首先是由有经验的设计人员估计如何用新技术实现自己的设计，完成寄存器传输级 (RTL) 的设计采集，通
过综合和布局布线执行一些尝试，确认自己的估计，然后继续开展其余部分的设计采集工作。一般完成这项工作的方
法是逐次综合每个块，以重复确认设计实现细节可接受。
确认设计能提供所需功能的主要方法是仿真该 RTL。尽管 RTL 描述方式具备位准确和周期准确的性质，但这种高度准
确性也使得仿真速度过慢且易出错误。
只有当设计中的所有块都已经采集到 RTL 中才能够对系统开展完整验证，往往会造成对 RTL 的调整。在系统中的全部
块验证完毕后，就可以集中布局布线，早期对时序和占位面积的估算准确性要么完全相符，要么会发现不准确的地方。
这也往往会导致对 RTL 的修改，重新启动系统的又一次验证和又一次再实现。
设计人员现在往往需要在给定项目中实现数十万行 RTL 代码，把大部分时间花在细节的实现工作上。如图 1-1 中所体
现，设计人员把更多时间花在实现设计上，而不是设计所有产品保持竞争力所必须的新颖创新的解决方案。
无论是采用更新的技术以提升性能，还是采用更缓慢的技术以提供更具竞争力的定价，都意味着大部分 RTL 必须重新
写入。设计人员必须重新实现寄存器间的大量逻辑。
访问技术文档和培训资料
在适当的时间获得正确的信息，对于及时设计收敛并确保整体设计成功而言十分重要。参考手册、用户指南、教程和
视频能够帮助您尽快掌握 Vivado Design Suite。本节为您列出了部分技术文档和培训资料的来源。
使用 Documentation Navigator
Vivado Design Suite 配套提供赛灵思 Documentation Navigator （图 1-3），用于访问和管理全套赛灵思软/硬件文档、
培训资料和辅助材料。借助 Documentation Navigator，您可查看赛灵思较新及过去的技术文档。您可通过版本、文档
类型或设计任务来过滤技术文档显示内容。结合搜索功能可帮助您快速找到正确的信息。 “Methodology Guides”是技
术“Document Types”下的过滤器之一，借助该过滤器，您几乎可以在瞬间找到任何的方法指南。
赛灵思通过 Documentation Navigator，使用“Update Catalog”功能，为您提供较新的技术文档。该功能可提醒您有可
用的目录更新内容，并提供有关文档的具体信息。赛灵思建议您在出现提醒时要更新目录，以使其保持较新。此外，
您可以为*的文档建立本地技术文档目录并对其进行管理。
Documentation Navigator 中有一个“Design Hub View”标签。“Design Hub”是指与设计活动（如应用设计约束、综合、
实现，以及编程和调试等）相关的文档集。文档和视频被纳入每个设计中心内，以简化相关领域的学习过程。每个设
计中心均包含“Getting Started” （快速入门）部分、 “Support Resources” （辅助性资料）部分 （包含该流程的 FAQ），
以及“Additional Learning Material” （更多学习资料）。 “Getting Started”部分可为新用户提供清晰的入门指导。对已经
熟悉该流程的用户来说， “Key Concept”和“FAQ”部分可能是他们比较感兴趣的内容，有助于他们获得 Vivado Design
Suite 相关专业知识。
高层次生产力设计方法指南
高层次生产力设计方法沿袭了较为传统的 RTL 方法的基本步骤，如图 1-1 所示。但是，它能够让设计人员把更多时间
花在设计增值解决方案上。高生产力方法的主要属性有：
• shell 概念，即把 I/O 外设和接口采集到独立的设计项目中，与差异化逻辑并行开发和验证。
• 使用基于 C 语言的 IP 仿真，让仿真速度与传统 RTL 仿真相比减少到数量级，为设计人员提供了设计理想解决方案
的时间。
• 运用赛灵思 Vivado® Design Suite，使用基于 C 语言的 IP 开发、 IP 重复使用和标准接口实现时序收敛的高度自
动化。
° 使用 Vivado IP 目录方便地重复使用您自己的块和组件级 IP，还能方便地获取已通过验证且已知能在该技术中
良好实现的赛灵思 IP。
高层次生产力设计方法中的所有步骤都能交互式地执行，或使用命令行脚本执行。所有手工交互的结果都可以保存到
脚本，实现从设计仿真直至 FPGA 编程的整个流程的完全自动化。根据您的设计和 RTL 系统级仿真的运行时间，该流
程可在电路板上生成 FPGA 比特流并测试设计，一般能在任何 RTL 设计仿真完成之前开展。
创建衍生设计时，还将得到更加明显的生产力提升。就像修改工具选项一样简单，基于 C 语言的 IP 与不同的器件、技
术和时钟速度可轻松对应。完全脚本化的流程加上通过 C 语言综合实现的自动时序收敛，意味着能够迅速地完成衍生
设计的验证和组合。
简介
在您开始项目之前，一个重要前提是需要对系统的设计和组合方法有清晰的理解。在任何复杂的系统中都存在通向解
决方案的多条路径。这些路径由您的选择而定，包括创建什么样的完整 IP 块、重复使用哪些 IP 块、使用哪些工具和方
法验证 IP/集成 IP 到系统中以及使用什么工具和方法检验系统。
本章的目的是探讨您做出的系统分区选择和回顾 Vivado® Design Suite 中有助于系统开发流程自动化的关键特性。

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联系电话是09310000000,联系手机是13684916212, 主要经营长期高价回收工厂清仓库存.积压库存,转产清仓的芯片. 主板南北桥芯片 显卡GPU芯片.笔记本CPU/芯片桥 库存 二手显卡 二手主板报废 SAMSUNG. Hynix. ELPLDA . INTEL. NVIDIA. AMD.ATI. FLASH M镁光 内存芯片; 电话 13684916212周生 QQ 主板桥.芯片/笔记本芯片.桥。
单位注册资金单位注册资金人民币 100 万元以下。